次世代半導体を支える3D実装技術とその評価法

チップレット（第１図）は、チップ内のグローバル配線の一部を配線基板側に持たせることで、積層されたチップ間の通信を効率的に行うためにシステム設計されたものである。その設計には、インターポーザーやサブストレートなどのVia（ビア: 貫通孔）および銅配線の微細化と信頼性、高密度実装における歩留まり、放熱経路や応力の複雑化、電気特性などの機能試験を考慮した構造と解析手法が必要である。

また、ハイエンドの半導体では、Chip-to-Wafer方式のハイブリッド接合をもちいた製品開発も進んでおり、接合面の各種活性化処理、Cu電極やSiO₂界面における接合強度、狭ピッチ絶縁性、低温接合性、反りなどを考慮した設計が必要である。

第２図はサブストレート内の約70μm径のVia接合部の中心部を横断する形で断面試料を作製し観察したもので、銅配線とViaの接合界面に黄色矢印で示すようなボイドが点在している。

このようなVia接合部に微細ボイドや剥離、クラック等の異常が存在すると断線につながる可能性があり、機器故障や誤動作の原因となる。そのため、接合状態を正確に把握しておくことが重要である。

第３－１図はインターポーザー内のひとまわり小さい約40μm径のマイクロVia中央部の断面観察結果である。

サブストレートのViaと同様、接合状態の把握が重要になるが、この拡大写真からは一見、界面のボイドはほとんど無いものと判断される。

しかしながら、第３－２図に示すとおり、さらに5万倍まで拡大すると、界面には帯状に分布するナノオーダーの微細ボイドが多数認められる。このように年々縮小する複数のマイクロViaの中央を狙って加工し、観察することには、高度な断面加工技術が必要である。

第４図に示す結晶方位解析（Electron Back Scatter Diffraction: EBSD）により、界面付近の結晶方位や結晶粒の情報を明確に得ることができる。Inverse Pole Figure（IPF）Mapでは結晶方位を色別で表示しており、Boundary Mapでは双晶や亜粒界を含む結晶粒界の情報を示している。

EBSD解析と断面SEM（Scanning Electron Microscope: 走査型電子顕微鏡）観察結果より、微細ボイドの存在位置が特定され、Via接合部に関しては、接合界面に対して結晶粒が連続的に成長した状況から良好な接合状態が示唆される。

第５図はマイクロVia部断面のSecondary Ion Mass Spectrometry（SIMS）分析を行った結果である。SIMS分析ではppmオーダーのごく微量元素の分析を行うことができ、空間分解能1ミクロン以下での高精細マッピング分析が可能であることから、本件のマイクロViaのような局所領域での分析に有効である。

本分析では黄色丸を付けた箇所に注目すると、無電解めっき層にはNa, N, S, Cl, B, Niがごく微量存在していることが明らかとなり、ボイド生成との関連性が示唆されるデータが得られた。

このように、断面観察による、直接的な接合の良、不良の判断、EBSD解析による結晶構造学的な考察、SIMSによる界面不純物の把握を行う事によって、接合強度の改善や、微細ボイドの低減による信頼性の向上につなげることができる。

2.5D実装については、インターポーザーの素材によって、多種多様な方式が提案されている。具体的なインターポーザーの材料としてシリコン(Si)、有機樹脂、ガラスなどがあげられ、丸形のウェハーサイズ、角型のパネルサイズなどのバリエーションがある。それぞれメリット、デメリットがあり、たとえば、Siインターポーザーよりも有機樹脂やガラスのほうが安価だが、微細配線には限界がある。高周波特性は有機樹脂が良いが、Siチップとの線膨張係数のミスマッチが問題になりやすいなどと言われている。このような状況の中、開発競争が激化しており、重要になるのが評価技術である。対象材料ごとに評価の観点や、必要なテクニックが異なるため、分析技術についても、日々進化させている。今回は、現在量産が始まっている、Siインターポーザーの評価技術について紹介する。デバイスとしては、Chip on Wafer on Substrateのタイプであり、これは、複数の異なる機能を持ったSiチップをSiウェハ上に搭載し、その後、Substrate 上に実装する工程をへる。第６図、第７図に、Chip on Waferの接合部を、第８図に、Wafer on Substrateの接合部および、Wafer 中の貫通電極（Through Silicon Via: TSV）部の断面SEM観察結果を示す。

第６図に広域断面加工を行い、2.5D実装パッケージの光学顕微鏡観察した結果を示す。広い範囲でバンプの断面を出すことができており、数多くのバンプに対して、接合の良、不良を確認することができる。第７図がバンプ接合部の拡大図であるが、Chip on Wafer接合部が、20μm前後のCu バンプをはんだ接合したものであることがわかる。Snベースのはんだが、Cuバンプと反応して合金を形成し、その合金でバンプ間が接合されていることがわかる。接合の評価においては、バンプの位置ずれ、はんだの量ともり方、合金層の成長度合いなどの情報が得られる。特にバンプのずれはブリッジを誘発する可能性が考えられ、重要な観察ポイントである。また、アンダーフィル材の充填具合や、フィラーの偏り具合なども明瞭に観察することができ、新しい充填材料の評価などにも有効である。

第８図に、Wafer on Substrateのバンプ接合部の拡大を示す。WaferがSiインターポーザーの機能を持つが、写真の上側に再配線層を持ち、TSVでウェハ下側のCuバンプと接続し、Substrateとはんだボールで接合されている。この断面SEM観察により、TSVの出来栄え、Cuバンプとの接続の良・不良、はんだボールのつぶれ具合などの評価が可能である。今回観察した部位においては、TSVとCuバンプ接合部において、前述した微細VOIDが多く認められ、長期接続信頼性の点で懸念が残る。

貼り合わせウェハ界面の密着性評価の手法として、Double Cantilever Beam Test（DCB法）が主流であるが、DCB法では、ウェハの周辺部しか測定できないといったデメリットがある。

本稿で紹介するマイクロカンチレバー法を第９図に示す。FEM解析モデルであらかじめ想定されたウェハ界面で、最大応力が働くようなマイクロカンチレバーサンプルをFocused Ion Beam（FIB）加工により任意の場所に作製する。作製したレバー先端部をナノインデンター圧子で押し込んだ際に、レバーが破壊した時の曲げ応力を求めることで接合強度を評価する手法である。本手法の最大のメリットは評価位置を自由に選択できることであり、ウェハの面内ばらつきなども評価可能である。

第１０図は評価の一例である。この事例では荷重約3700μNで破壊した。

本試験方法は、チップ貼り合わせ界面のみならず、さまざまな接合界面や微細な構造体での応用が期待される。